Circuito De Filtro Medio Móvil

Respuesta de Frecuencia del Filtro Promedio Corriente La respuesta de frecuencia de un sistema LTI es la DTFT de la respuesta de impulso. La respuesta de impulso de un promedio móvil de L-muestra es. Dado que el filtro de media móvil es FIR, la respuesta de frecuencia se reduce a la suma finita We Puede utilizar la identidad muy útil para escribir la respuesta de frecuencia como donde hemos dejado ae menos jomega. N 0 y M L menos 1. Podemos estar interesados ​​en la magnitud de esta función para determinar qué frecuencias pasan a través del filtro sin atenuación y cuáles son atenuadas. A continuación se muestra un gráfico de la magnitud de esta función para L 4 (rojo), 8 (verde) y 16 (azul). El eje horizontal varía de cero a pi radianes por muestra. Observe que en los tres casos, la respuesta de frecuencia tiene una característica de paso bajo. Un componente constante (frecuencia cero) en la entrada pasa a través del filtro sin atenuación. Ciertas frecuencias más altas, como pi / 2, son completamente eliminadas por el filtro. Sin embargo, si la intención era diseñar un filtro de paso bajo, entonces no lo hemos hecho muy bien. Algunas de las frecuencias más altas se atenúan sólo por un factor de 1/10 (para la media móvil de 16 puntos) o 1/3 (para la media móvil de cuatro puntos). Podemos hacer mucho mejor que eso. La gráfica anterior se creó mediante el siguiente código Matlab: omega 0: pi / 400: pi H4 (1/4) (1-exp (-iomega4)) ./ (1-exp (-iomega)) H8 (1/8 (1-exp (-iomega8)) ./ (1-exp (-iomega)) trama (omega) , Abs (H4) abs (H8) abs (H16)) ejemplar (0, pi, 0, 1) Copia de Copyright 2000 - Universidad de California, BerkeleyEasy para usar patentes Search Patent Lawyer Directory Esta patente puede estar en venta o arrendamiento. Contáctenos Esta es su reclamación de patente ahora. James C. Candy et al. Un codec de voz con filtrado digital, IEEE Transactions on Communications, vol. COM-29, Nº 6, Junio ​​1981, págs. 815-830. 1. Circuito de filtrado digital para la conversión de una señal de datos de entrada de una frecuencia de muestreo f. sub 1. Un circuito de filtrado digital para convertir una señal de datos de entrada de una frecuencia de muestreo f. sub. s en una señal de datos de salida de una frecuencia de sobremuestreo Nfs que es N veces la frecuencia de muestreo fs, donde N representa un número entero positivo predeterminado que no es menor que dos, comprendiendo dicho circuito de filtrado digital: Un primer circuito de integración (40), suministrado con una señal calculada, para integrar la señal calculada en sincronismo con la frecuencia de sobremuestreo Nfs para producir una primera señal de resultado de integración y una primera señal retardada que se da al retrasar el primer resultado de integración Señal por un retardo que es sustancialmente igual a un recíproco de la frecuencia de sobremuestreo Nfsa segundo circuito de integración (50), conectado a dicho primer circuito integrador, para integrar la primera señal retardada en sincronismo con la frecuencia de sobremuestreo Nf S para producir una segunda se~nal de resultado de integración y una segunda se~nal retardada que se da al retrasar la segunda se~nal de resultado de integración por el retardo, produciendo dicho segundo circuito integrador la segunda se~nal retardada como se~nal de datos de salida y un circuito de cálculo A dichos primer y segundo circuitos de integración y suministrados con la señal de datos de entrada, para llevar a cabo un cálculo predeterminado sobre la señal de datos de entrada, la primera señal de resultado de integración y la segunda señal de resultado de integración en sincronismo con la frecuencia de muestreo f, S para producir la señal calculada, estando representado el cálculo predeterminado por una ecuación como sigue: donde a representa la señal de datos de entrada, b representa la primera señal de resultado de integración, c representa la segunda señal de resultado de integración y d representa la señal calculada. 2. Un circuito de filtrado digital según la reivindicación 1, en el que dicho circuito de cálculo (30) comprende: un primer circuito de sustracción (31), suministrado con la señal de datos de entrada y una señal de realimentación, para sustraer la señal de realimentación de la señal de datos de entrada Para producir una primera señal de resultado de sustracción un primer circuito multiplicador (32), conectado a dicho primer circuito de sustracción y provisto de un primer coeficiente (1 / N), para multiplicar la primera señal de resultado de sustracción por el primer coeficiente para producir una primera señal de producto Un segundo circuito de substracción (33), conectado a dicho primer circuito de multiplicación y suministrado con la primera señal de resultado de integración (b), para sustraer la primera señal de resultado de integración de la primera señal de producto para producir una segunda señal de resultado de sustracción un circuito de retención ), Conectado a dicho segundo circuito de sustracción, para enclavar la segunda señal de resultado de sustracción en la frecuencia de muestreo fs para producir una señal bloqueada un segundo circuito multiplicador (35), conectado a dicho circuito de retención y provisto de un segundo coeficiente 1 / N), para multiplicar la señal bloqueada por el segundo coeficiente para producir una segunda señal de producto como la señal calculada, un tercer circuito multiplicador (36), conectado a dicho primer circuito integrador y provisto de un tercer coeficiente (1/2), Para multiplicar la primera señal de resultado de integración por el tercer coeficiente para producir una tercera señal de producto un primer circuito sumador (37), conectado a dicho tercer circuito multiplicador y dicho segundo circuito integrador, para añadir la tercera señal de producto a la segunda señal de resultado de integración a Producir una primera señal de resultado de adición un cuarto circuito multiplicador (38), conectado a dicho primer circuito integrador y provisto de un cuarto coeficiente (N / 2), para multiplicar la primera señal de resultado de integración por el cuarto coeficiente para producir una cuarta señal de producto y Un segundo circuito de adición (39), conectado a dicho cuarto circuito de multiplicación y dicho primer circuito de adición, para añadir la cuarta señal de producto a la primera señal de resultado de adición para producir una segunda señal de resultado de adición como la señal de realimentación. 3. Un circuito de filtrado digital según la reivindicación 2, en el que el número entero positivo predeterminado N es igual a la potencia de 2, estando cada uno de dichos circuitos de multiplicación primero a través de dicho cuarto circuitos de multiplicación implementados por un registro de desplazamiento. 4. Un circuito de filtrado digital según la reivindicación 1, en el que dicho primer circuito integrador (40) comprende: un primer circuito de adición (41), conectado a dicho circuito de cálculo y suministrado con la primera señal retardada, para añadir la señal calculada a la Primera señal retardada para producir una primera señal de resultado de adición como la primera señal de resultado de integración y un primer circuito de retención (42), conectado a dicho primer circuito de adición, para bloquear la primera señal de resultado de integración a la frecuencia de sobremuestreo Nfs para producir Una primera señal bloqueada como primera señal retardada, dicho segundo circuito integrador (50) que comprende: un segundo circuito sumador (51), conectado a dicho primer circuito integrador y suministrado con la segunda señal retardada, para añadir la primera señal retardada a la segunda señal retardada Para producir una segunda señal de resultado de adición como la segunda señal de resultado de integración y un segundo circuito de retención (52), conectado a dicho segundo circuito de adición, para bloquear la segunda señal de resultado de integración a la frecuencia de sobremuestreo Nfs para producir una segunda señal de resultado de adición Como la segunda señal retardada. 5. Un circuito de filtrado digital para convertir una señal de datos de entrada de una frecuencia de muestreo fs en una señal de datos de salida de una frecuencia de sobremuestreo Nfs que es N veces la frecuencia de muestreo fs, donde N Representa un entero positivo predeterminado que no es menor que dos, comprendiendo dicho circuito de filtrado digital: un primer circuito integrador (40), suministrado con una señal calculada, para integrar la señal calculada en sincronismo con la frecuencia de sobremuestreo Nfs para producir Una primera señal de resultado de integración un segundo circuito integrador (50), conectado a dicho primer circuito integrador, para integrar la primera señal de resultado de integración en sincronismo con la frecuencia de sobremuestreo Nfs para producir una segunda señal de resultado de integración y una señal retardada que Se da retardando la segunda se~nal de resultado de integración mediante un retardo que es sustancialmente igual a un recíproco de la frecuencia de sobremuestreo Nfs, produciendo dicho segundo circuito integrador la se~nal retardada como se~nal de datos de salida y un circuito de cálculo (30), Conectado a dichos primer y segundo circuitos de integración y suministrado con la señal de datos de entrada, para llevar a cabo un cálculo predeterminado sobre la señal de datos de entrada, la primera señal de resultado de integración y la segunda señal de resultado de integración en sincronismo con la frecuencia de muestreo f. s para producir la señal calculada, estando representado el cálculo predeterminado por una ecuación como sigue: donde a representa la señal de datos de entrada, b representa la primera señal de resultado de integración, c representa la segunda señal de resultado de integración y d representa la señal calculada. 6. Un circuito de filtrado digital según la reivindicación 5, en el que dicho circuito de cálculo (30) comprende: un primer circuito de sustracción (31), suministrado con la señal de datos de entrada y una señal de realimentación, para sustraer la señal de realimentación de la señal de datos de entrada Para producir una primera señal de resultado de sustracción un primer circuito multiplicador (32), conectado a dicho primer circuito de sustracción y provisto de un primer coeficiente (1 / N), para multiplicar la primera señal de resultado de sustracción por el primer coeficiente para producir una primera señal de producto Un segundo circuito de sustracción (33), conectado a dicho primer circuito de multiplicación y suministrado con la primera señal de resultado de integración, para sustraer la primera señal de resultado de integración de la primera señal de producto para producir una segunda señal de resultado de sustracción un circuito de retención A dicho segundo circuito de sustracción, para bloquear la segunda señal de resultado de sustracción a la frecuencia de muestreo fs para producir una señal bloqueada un segundo circuito multiplicador (35), conectado a dicho circuito de retención y provisto de un segundo coeficiente (1 / N ), Para multiplicar la señal bloqueada por el segundo coeficiente para producir una segunda señal de producto como la señal calculada, un tercer circuito multiplicador (36), conectado a dicho primer circuito integrador y provisto de un tercer coeficiente (1/2), para multiplicar el Una primera señal de resultado de integración por el tercer coeficiente para producir una tercera señal de producto un primer circuito sumador (37), conectado a dicho tercer circuito multiplicador y dicho segundo circuito integrador, para añadir la tercera señal de producto a la segunda señal de resultado de integración para producir una primera señal Una señal de resultado de adición de un cuarto circuito multiplicador (38), conectado a dicho primer circuito integrador y provisto de un cuarto coeficiente (N / 2), para multiplicar la primera señal de resultado de integración por el cuarto coeficiente para producir una cuarta señal de producto y una segunda señal (39), conectado a dicho cuarto circuito de multiplicación y dicho primer circuito de adición, para añadir la cuarta señal de producto a la primera señal de resultado de adición para producir una segunda señal de resultado de adición como la señal de realimentación. 7. Un circuito de filtrado digital según la reivindicación 6, en el que el número entero positivo predeterminado N es igual a la potencia de 2, estando cada uno de dichos circuitos de multiplicación primero a través de dicho cuarto implementado por un registro de desplazamiento. 8. Un circuito de filtrado digital según la reivindicación 5, en el que dicho primer circuito integrador (40) comprende: un primer circuito de adición (41), conectado a dicho circuito de cálculo y suministrado con una primera señal bloqueada, para añadir la señal calculada a la Primera señal de bloqueo para producir una primera señal de resultado de adición como la primera señal de resultado de integración y un primer circuito de retención (42), conectado a dicho primer circuito de adición, para bloquear la primera señal de resultado de integración a la frecuencia de sobremuestreo Nfs para producir La primera señal bloqueada dicho segundo circuito de integración (50) que comprende: un segundo circuito de adición (51), conectado a dicho primer circuito integrador y suministrado con la señal retardada, para añadir la primera señal de resultado de integración a la señal retardada para producir una segunda adición (52), conectada a dicho segundo circuito de adición, para enclavar la segunda señal de resultado de integración en la frecuencia de sobremuestreo Nfs para producir una segunda señal bloqueada como la señal de retardo . Antecedentes de la invención Esta invención se refiere a un circuito de filtrado digital y, más particularmente, a un circuito de filtrado digital para interpolación para su uso en un convertidor digital-analógico (DAC) de tipo sobremuestreo. Como es bien conocido en la técnica, el convertidor digital a analógico del tipo de sobremuestreo lleva a cabo una operación de conversión de digital a analógico (D / A) a una frecuencia de muestreo más alta que es decenas o cientos de veces tan grande como una Frecuencia de muestreo normal o la tasa de Nyquist. La frecuencia de muestreo más alta se denomina frecuencia de sobremuestreo. Mediante el uso de la frecuencia de sobremuestreo, es posible distribuir el ruido de cuantificación en un área de frecuencia más amplia y resultar en la disminución del ruido de cuantificación en una banda de frecuencia deseada. Esto significa que es posible mejorar una relación señal-ruido (S / N) por muestreo en la frecuencia de sobremuestreo aunque el número de bit de cuantificación es el mismo en la conversión D / A. Por lo tanto, es posible reducir el número de bit de cuantificación utilizando la frecuencia de sobremuestreo con respecto a la misma relación de señal a ruido. Además, en la conversión D / A, una señal de imagen genera necesariamente en fuera de banda. Para eliminar la señal de imagen, es necesario un filtro analógico. Un filtro analógico de este tipo se denomina post-filtro. Un convertidor digital a analógico normal de tipo no sobremuestreo se denomina convertidor digital a analógico del tipo de muestreo Nyquist. Es necesario que el convertidor digital-analógico del tipo de muestreo Nyquist utilice un post-filtro de alta precisión que tenga una característica de frecuencia rápida para eliminar la señal de imagen. Mediante el uso del convertidor digital a analógico del tipo de sobremuestreo, el post-filtro se implementa mediante un filtro de estructura sencilla y es posible reducir los circuitos analógicos. Sin embargo, la señal de imagen está presente en cada frecuencia de muestreo de Nyquist si los datos de la frecuencia de muestreo de Nyquist se convierten directamente a una señal analógica en la frecuencia de sobremuestreo. Como resultado, es imposible reducir una característica del post-filtro. En el convertidor digital a analógico del tipo de sobremuestreo, con el fin de reducir la característica del post-filtro, la señal de imagen se elimina mediante un filtro digital. El filtro digital se denomina filtro de interpolación. El filtro de interpolación comprende de primero a M-ésimo circuitos de filtrado digital, donde M representa un número entero positivo que no es menor que dos. El circuito de filtrado digital de la primera etapa tiene una función de un filtro de paso bajo para eliminar la señal de imagen que tiene una alta frecuencia. Para reducir una escala de un circuito digital, el circuito de filtrado digital de primera etapa puede funcionar como una primera frecuencia de muestreo que es más alta que la frecuencia de muestreo de Nyquist y es inferior a la frecuencia de sobremuestreo. Los circuitos de filtrado digital de la segunda etapa a través de la M-ésima son operables como segunda a M-ésima frecuencias de muestreo, respectivamente, que suben en orden ascendente. La M-ésima frecuencia de muestreo es igual a la frecuencia de sobremuestreo. En la medida en que una señal de imagen puede ocupar toda la gama de frecuencias excepto la banda de frecuencia deseada dependiendo de una señal de entrada de la misma, el circuito de filtrado digital de la primera etapa debe atenuar la señal de imagen en la gama de frecuencias antes mencionada. Cada uno de los circuitos de filtrado digital de la segunda a la Mª etapa puede usar un filtro que tiene una característica en forma de peine porque una señal de imagen en la salida de filtro de paso bajo ocupa solamente cada frecuencia de muestreo de Nyquist en todo el rango de frecuencia de la salida de - banda. El circuito de filtrado digital de la primera etapa debe utilizar un filtro de paso bajo avanzado implementado por un procesador de señal digital (DSP). Esto es porque es necesario atenuar todas las señales colocadas en el fuera de banda como se mencionó anteriormente. Sin embargo, cada uno de los circuitos de filtrado digital de la segunda etapa a través de la M-ésima pueden usar un filtro que es simple en estructura y que se llama filtro de media móvil. Esto se debe a que este filtro puede realizarse mediante el filtro que tiene la característica en forma de peine como se mencionó anteriormente. En la medida en que sólo un filtro de media móvil tiene una atenuación insuficiente para atenuar la señal de imagen, se utilizan una pluralidad de filtros de media móvil para obtener una atenuación suficiente para la señal de imagen. En general, el filtro de media móvil se implementa mediante un filtro tipo respuesta de impulso finito (FIR). En la medida en que se debe utilizar una pluralidad de filtros de tipo FIR, se produce un incremento de la escala del circuito. Para resolver este defecto, se da a conocer un circuito de interpolación lineal en un artıculo aportado por James C. Candy y otros a IEEE TRANSACTIONS ON COMMUNICATIONS, VOL. COM-29, Nº 6 (junio de 1981), páginas 815-830, y que tiene el título de A Codificador de banda de voz con filtrado digital. El circuito de interpolación lineal sirve como un filtro de media móvil de dos etapas. El circuito de interpolación lineal eleva una frecuencia de muestreo de una señal de datos de entrada de la misma a una frecuencia de sobremuestreo que es N veces la frecuencia de muestreo intercalando linealmente (N - 1) elementos de datos de interpolación entre cada par de elementos de datos de entrada consecutivos IDc y un elemento de datos de entrada anterior IDp) que aparecen en la salida del filtro de paso bajo, donde N representa un número entero positivo predeterminado que no es menor que dos. Los elementos de datos de interpolación (N - 1) cambian linealmente entre el elemento de datos de entrada actual ID _ {c} y el elemento de datos de entrada anterior ID _ {p} como se mencionó anteriormente. Como resultado, el circuito de interpolación lineal produce una señal de datos de salida que consiste en una pluralidad de elementos de datos de salida cada uno de los cuales tiene una variación V que está representada por: Además, el elemento de datos de entrada IDp es siempre obtenido por los elementos de datos de salida. De la manera que se describirá más adelante, un circuito de filtrado digital convencional es ventajoso porque ocupa un área grande en un chip de integración a gran escala (LSI). Además, es necesario reiniciar manualmente el circuito de filtrado digital en caso de malfuncionamiento. Sumario de la invención Por lo tanto, un objeto de esta invención es proporcionar un circuito de filtrado digital que pueda funcionar como un filtro de media móvil de tres etapas. Es otro objeto de esta invención proporcionar un circuito de filtrado digital del tipo descrito, que ocupa un área pequeña en un chip LSI. Es todavía otro objeto de esta invención proporcionar un circuito de filtrado digital del tipo descrito, que es capaz de restablecerse automáticamente en caso de malfuncionamiento. Otros objetos de esta invención se harán evidentes a medida que avance la descripción. Al describir la esencia de esta invención, es posible comprender que un circuito de filtrado digital convierte una señal de datos de entrada de una frecuencia de muestreo fs en una señal de datos de salida de una frecuencia de sobremuestreo Nfs que es N veces La frecuencia de muestreo fs, donde N representa un número entero positivo predeterminado que no es menor que dos. Según un aspecto de esta invención, el circuito de filtro digital comprendido anteriormente comprende un primer circuito de integración, suministrado con una señal calculada, para integrar la señal calculada en sincronismo con la frecuencia de sobremuestreo Nfs para producir una primera señal de resultado de integración Y una primera señal retardada que se da al retrasar la primera señal de resultado de integración mediante un retardo que es sustancialmente igual a un recíproco de la frecuencia de sobremuestreo Nfs. Conectado al primer circuito de integración, un segundo circuito integrador integra la primera señal retardada en sincronismo con la frecuencia de sobremuestreo Nfs para producir una segunda señal de resultado de integración y una segunda señal retardada que se da retardando la segunda señal de resultado de integración por el retraso. El segundo circuito integrador produce la segunda señal retardada como la señal de datos de salida. Conectado a los circuitos de integración primero y segundo y suministrado con la señal de datos de entrada, un circuito de cálculo lleva a cabo un cálculo predeterminado sobre la señal de datos de entrada, la primera señal de resultado de integración y la segunda señal de resultado de integración en sincronismo con la frecuencia de muestreo f Para producir la señal calculada. El cálculo predeterminado se representa mediante una ecuación como sigue: donde a representa la señal de datos de entrada, b representa la primera señal de resultado de integración, c representa la segunda señal de resultado de integración y d representa la señal calculada. Según otro aspecto de esta invención, el circuito de filtro digital antes comprendido comprende un primer circuito integrador, suministrado con una señal calculada, para integrar la señal calculada en sincronismo con la frecuencia de sobremuestreo Nfs para producir una primera señal de resultado de integración . Conectado al primer circuito de integración, un segundo circuito integrador integra la primera señal de resultado de integración en sincronismo con la frecuencia de sobremuestreo Nfs para producir una segunda señal de resultado de integración y una señal retardada que se da retardando la segunda señal de resultado de integración por Un retardo que es sustancialmente igual a un recíproco de la frecuencia de sobremuestreo Nfs. El segundo circuito integrador produce la señal retardada como la señal de datos de salida. Conectado a los circuitos de integración primero y segundo y suministrado con la señal de datos de entrada, un circuito de cálculo lleva a cabo un cálculo predeterminado sobre la señal de datos de entrada, la primera señal de resultado de integración y la segunda señal de resultado de integración en sincronismo con la frecuencia de muestreo f Para producir la señal calculada. El cálculo predeterminado se representa mediante una ecuación como sigue: donde a representa la señal de datos de entrada, b representa la primera señal de resultado de integración, c representa la segunda señal de resultado de integración y d representa la señal calculada. Breve descripción de los dibujos La FIG. 1 es un diagrama de bloques de un circuito de filtrado digital convencional o de un circuito de filtro de tipo FIR. 2 es un diagrama de bloques de otro circuito de filtrado digital convencional o de un circuito de interpolación lineal. La figura 3 es un diagrama de bloques de otro circuito de filtrado digital convencional o de un circuito de interpolación lineal con un filtro de tipo FIR. 4 es un diagrama de bloques de un circuito de filtrado digital de acuerdo con una primera realización de esta invención y la FIG. 5 es un diagrama de bloques de un circuito de filtrado digital de acuerdo con una segunda realización de esta invención. Descripción de las realizaciones preferidas Haciendo referencia a la FIG. 1, se describirá en primer lugar un circuito de filtrado digital convencional para facilitar la comprensión de la presente invención. El circuito de filtrado digital ilustrado es un circuito de filtrado de tipo de respuesta de impulso finito (FIR) 10 que actúa como filtro de media móvil. El circuito de filtrado de tipo FIR 10 filtra una señal de datos de entrada IN en una señal de salida de datos OUT. La señal de datos de entrada IN es una señal que se muestrea a una frecuencia de muestreo fs y que es suministrada desde un filtro de paso bajo avanzado (no mostrado). El filtro de paso bajo avanzado es implementado por un procesador de señal digital (DSP). El circuito de filtrado de tipo FIR 10 tiene una operación o una frecuencia de sobremuestreo Nfs que es N veces la frecuencia de muestreo fs, donde N representa un número entero positivo predeterminado que no es menor que dos. El circuito de filtrado de tipo FIR 10 comprende un circuito de retardo 12 que tiene primero a N-ésimo grifos 12-1, 12-2, 12-3, 12-4. 12- (N-1), y 12-N. La señal de datos de entrada IN se suministra al circuito de retardo 12. El circuito de retardo 12 comprende unidades de retardo de primer a (N-1) - ésimo 14-1, 14-2, 14-3, 14-4. 14- (N-2), y 14- (N-1). La primera unidad de retardo 14-1 está colocada entre la primera y la segunda derivaciones 12-1 y 12-2. La segunda unidad de retardo 14-2 se coloca entre la segunda y la tercera derivaciones 12-2 y 12-3. En general, se coloca una unidad (n-1) - ésima unidad de retardo 14- (n-1) entre una (n-1) - ta y una n-ésima toma 12- (n-1) y 12-n, N es variable entre dos y N, ambos inclusive. Cada una de las primeras a través de las (N-1) unidades de retardo 14-1 a 14- (N-1) proporciona un retardo de unidad T que es sustancialmente igual a un recíproco de la frecuencia de operación Nfs. La señal de entrada IN se suministra a la primera derivación 12-1 como una primera señal de derivación y se retrasa sucesivamente por la primera a través de las (N-1) unidades de retardo 14-1 a 14- (N-1) que se producen como Segunda a N-ésima señal de derivación que son enviadas a la segunda a través de las N-ésimas derivaciones 12-2 a 12-N, respectivamente. Dado que la primera señal de toma es idéntica a la señal de datos de entrada IN sin retardo, puede denominarse una señal retardada de zeroth. Del mismo modo, las se~nales de segundo a través de la N-ésima se~nal pueden ser referidas como se~nales retardadas de primero a través (N-1) - ésimo, respectivamente. En cualquier caso, el circuito de retardo 11 produce el zeroth a través de las (N-1) - as se~nales retardadas. El zeroth a través de las (N-1) - th señales retardadas se suministran a un circuito de adición 16. El circuito de adición 16 suma N términos del zeroth a través de las (N-1) - th señales retardadas para producir una señal de resultado de adición indicativa De un resultado de adición de los N términos. La señal de resultado de adición se suministra a un circuito multiplicador 18 que está provisto de un coeficiente (1 / N). El circuito multiplicador 18 multiplica la señal de resultado de adición por el coeficiente (1 / N) para producir, como señal de salida de datos OUT, una señal de producto indicativa de un producto de la señal de resultado de adición y el coeficiente (1 / N). Se supone que la señal de datos de entrada IN comprende una serie de elementos de datos de entrada tales como un primer elemento de datos de entrada IN (1) de un primer intervalo de tiempo 1, un segundo elemento de datos de entrada IN (2) de un segundo intervalo de tiempo 2. Un N (N-1) - th elemento de datos de entrada IN (N-1) de un (N-1) - ésimo intervalo de tiempo (N-1), un N-ésimo elemento de entrada de datos IN (N) En este caso, la señal de salida de datos OUT comprende una serie de elementos de datos de salida tales como un N-ésimo elemento de datos de salida OUT (N) del N-ésimo intervalo de tiempo N que está dado por: EQU1 Es decir, El N-ésimo elemento de datos de salida OUT (N) representa un promedio móvil del primer a través del N-ésimo elemento de datos de entrada IN (0) a IN (N). Por consiguiente, el circuito de filtrado de tipo FIR 10 actúa como filtro de media móvil. Cuando el circuito de filtración de tipo FIR 10 se usa como circuito de interpolación en un convertidor digital-analógico (ADC) de tipo sobreamuestreo, el circuito de filtrado de tipo FIR 10 no puede atenuar suficientemente una señal de imagen incluida en la señal de datos de entrada IN. Por lo tanto, es necesario que el circuito de interpolación utilice una pluralidad de circuitos de filtrado de tipo FIR. Da como resultado un aumento de una escala del convertidor digital a analógico, como se menciona en el preámbulo de la presente memoria descriptiva. Haciendo referencia a la FIG. 2, se describirá otro circuito de filtrado digital para facilitar la comprensión de la presente invención. El circuito de filtrado digital ilustrado es un circuito de interpolación lineal 20 que se describe en el documento mencionado anteriormente. El circuito de interpolación lineal 20 sirve como filtro de media móvil de dos etapas. El circuito de interpolación lineal 20 filtra una señal de datos de entrada IN en una señal de datos de salida OUT. La señal de datos de entrada IN es una señal de datos que se muestrea a una frecuencia de muestreo fs. El circuito de interpolación lineal 20 es operable a la frecuencia de sobremuestreo Nfs. El circuito de interpolación lineal 20 comprende un circuito de sustracción 21, un circuito de multiplicación 22, un primer circuito de retención 23, un circuito de adición 24 y un segundo circuito de retención 25. La señal de datos de entrada IN es suministrada al circuito de sustracción 21. El circuito de sustracción 21 se suministra con una señal de resultado de adición procedente del circuito sumador 24. El circuito restante 21 substrae la señal de resultado de adición de la señal de entrada IN para producir una señal de resultado de substracción indicativa de un resultado de sustracción. La señal de resultado de substracción se suministra al circuito multiplicador 22. El circuito multiplicador 22 está provisto de un coeficiente (1 / N). El circuito multiplicador 22 multiplica la señal de resultado de sustracción por el coeficiente (1 / N) para producir una señal de producto indicativa de un producto de la señal de resultado de substracción y el coeficiente (1 / N). La se~nal de producto es suministrada al primer circuito de retención 23. El primer circuito de retención 23 enclava la se~nal de producto a la frecuencia de muestreo fs para producir una primera se~nal bloqueada. La primera se~nal bloqueada se suministra al circuito sumador 24. El circuito sumador 24 se suministra con una segunda se~nal bloqueada desde el segundo circuito de retención 25. El circuito sumador 24 a~nade la primera se~nal bloqueada y la segunda se~nal bloqueada para producir la se~nal de resultado de adición Indicativo de un resultado de adición. La señal de resultado de adición se suministra al segundo circuito de retención 25. El segundo circuito de retención 25 bloquea la señal de resultado de adición en la frecuencia de sobremuestreo Nfs para producir la segunda señal bloqueada como la señal de salida de datos OUT. La atención se dirigirá a un n-ésimo elemento de datos de entrada Xn de la señal de datos de entrada IN que se suministra al circuito de interpolación lineal 20. Se asumirá que el circuito de adición 24 produce la señal de resultado de adición que es igual A un (n-1) - ésimo elemento de datos de entrada Xn-1. En este momento, el primer y el segundo circuito de retención 23 y 25 bloquean la señal del producto y la señal de resultado de adición, respectivamente. En este caso, el primer circuito de retención 23 produce la primera señal bloqueada de (Xn-Xn-1) / N. El segundo circuito de retención 25 produce la segunda se~nal bloqueada de Xn-1. Además, el circuito de adición 24 produce la señal de resultado de adición de. Como se ha descrito anteriormente, el primer circuito de retención 23 puede funcionar en sincronismo con la frecuencia de muestreo fs de la señal de datos de entrada IN mientras que el segundo circuito de retención 25 puede operar en sincronismo con la frecuencia de sobremuestreo Nfs. En el momento siguiente de la frecuencia de sobremuestreo Nfs, el segundo circuito de retención 25 produce la primera señal de enclavamiento y el circuito sumador 24 produce la señal de resultado de adición de. Cuando esta operación se repite N veces, el siguiente o un (n1) - ésimo elemento de entrada Xn1 de la señal de datos de entrada IN es suministrado al circuito de interpolación lineal 20. En este caso, el circuito sumador 24 produce la adición Resultado de, es decir, de Xn. Como resultado, el circuito de interpolación lineal 20 produce la señal de datos de salida OUT que interpola linealmente (N-1) elementos de interpolación entre los elementos de datos de entrada (n-1) - ésimo y n-ésimo Xn-1 y Xn. Es decir, el circuito de interpolación lineal 20 sirve como el filtro de media móvil de dos etapas. La descripción procederá a un caso para diseñar el convertidor digital a analógico del tipo de sobremuestreo para sobremuestreo de datos digitales muestreados Nyquist de una frecuencia de Nyquist de 50 kHz a una frecuencia de sobremuestreo que es sesenta y cuatro veces la velocidad de Nyquist en una señal sobremuestreada y Para convertir la señal sobremuestreada en una señal analógica. Se supone que una señal de una banda de frecuencia deseada necesita atenuación para asegurar una atenuación de 50 dB. Para reducir una escala del convertidor digital a analógico, el circuito de interpolación lineal 20 ilustrado en la FIG. 2 se utiliza como circuito de filtrado digital de la segunda etapa. En primer lugar, decide qué tiempos de la tasa de Nyquist el circuito de filtrado digital de primera etapa (el filtro de paso bajo avanzado) aumentar la tasa de muestreo a. El filtro de media móvil tiene una respuesta de frecuencia que está dada por: EQU2 donde ω. Es igual a 2pi. f, T es igual a 1 / Nfs, fs representa la frecuencia de muestreo de la señal de datos de entrada IN para el filtro de media móvil, N representa el número de derivación del movimiento average filter, namely, a rate conversion ratio, M represents the stage number of the moving average filter. In the linear intepolating circuit 20 illustrated in FIG. 2, the stage number M is equal to two. Under the above condition, the linear interpolating circuit 20 has the oversampling frequency Nf. sub. s of sixty-four times 50 kHz. In addition, the image signal has the most lowest frequency f. sub. l which is equal to the sampling frequency f. sub. s minus 25 kHz. When the rate conversion ratio N is calculated so as to ensure attenuation of 50 dB for the image signal under this condition, the rate conversion rate N is equal to six or less. Inasmuch as the oversampling frequency Nf. sub. s is sixty-four times the Nyquist rate, the rate conversion ratio N of six cannot be selected. This is because sixty-four is irreducible by six. When the rate conversion ratio N of four is selected, the first stage digital filtering circuit must have an output frequency of 0.8 MHz. It is difficult for such a first stage digital filtering circuit to be implemented by the digital signal processor (DSP). In addition, it is difficult to realize the first stage digital filtering circuit on a large scale integration (LSI) chip. This is because the digital signal processor occupies a large area on the LSI chip. When the rate conversion ratio N of eight is selected, the first stage digital filtering circuit has the output frequency of 0.4 MHz. However, such a digital-to-analog converter cannot satisfy the attenuation of 50 dB for the image signal. To resolve the above-mentioned problem, another digital filtering circuit illustrated in FIG. 3 is proposed. The illustrated digital filtering circuit comprises the linear interpolating circuit 20 and an FIR type filtering circuit 10a which is connected to the linear interpolating circuit 20 in cascade fashion. The digital filtering circuit is therefore called a linear interpolating circuit with an FIR type filter. The FIR type filtering circuit 10a comprises the delay circuit 12, a calculating circuit 16a, and a third latch circuit 19. The delay circuit 12 is supplied with the second latched signal from the second latch circuit 25. The delay circuit 12 comprises the first through the (N-1)-th delay units 14-1 to 14-(N-1). The delay circuit 12 delays the second latched signal to produce the (N-1)-th delayed signal. The (N-1)-th delayed signal is supplied to the calculating circuit 16a. The calculating circuit 16a is supplied with the addition result signal from the adding circuit 24. The calculating circuit 16a is furthermore supplied with a third latched signal from the third latch circuit 19. The calculating circuit 16a calculates the addition result signal plus the third latched signal minus the (N-1)-th delayed signal to produce a calculated signal. The calculated signal is supplied to the third latch circuit 19. The third latch circuit 19 latches the calculated signal at the oversampling frequency Nf. sub. s to produce the third latched signal. That is, a combination of the calculating circuit 16a and the third latch circuit 19 serves as an accumulating circuit for accumulating the addition result signal and the (N-1)-th delayed signal to produce an accumulated signal as the calculated signal. The FIR type filtering circuit 10a produces the accumulated signal as an output data-signal OUT. The digital filtering circuit illustrated in FIG. 3 still occupies the large area on the LSI chip. In addition, it is necessary for the accumulating circuit to reset. Attention will be directed to a case where the second stage digital filtering circuit is implemented by a three-stage moving average filter. In this event, the rate conversion ratio N is not greater than sixteen under the above-mentioned condition and the first stage digital filtering circuit has therefore the output frequency of 0.2 MHz. Such a second stage digital filtering circuit can be realized on the LSI chip. When the image signal needs attenuating in large attenuation, it is easily possible for the digital-to-analog converter to realize on the LSI chip if the three-stage moving average filter is used as the second stage digital filtering circuit. This is because this makes the burden light for the first stage digital filtering circuit. Referring to FIG. 4, the description will proceed to a digital filtering circuit according to a first embodiment of this invention. The digital filtering circuit is an interpolation filter for converting an input data signal IN of the sampling frequency f. sub. s into an output data signal OUT of the oversampling frequency Nf. sub. s. The digital filtering circuit comprises a calculating circuit 30, a first integrating circuit 40, and a second integrating circuit 50. The calculating circuit 30 comprises a first subtracting circuit 31, a first multiplying circuit 32, a second subtracting circuit 33, a primary latch circuit 34, second and third multiplying circuits 35 and 36, a first primary adding circuit 37, a fourth multiplying circuit 38, and a second primary adding Circuit 39. The first integrating circuit 40 comprises a first subsidiary adding circuit 41 and a first subsidiary latch circuit 42. The second integrating circuit 50 comprises a second subsidiary adding circuit 51 and a second subsidiary latch circuit 52. In the calculating circuit 30, the input data signal IN or a is supplied to the first subtracting circuit 31. The first subtracting circuit 31 is supplied with a feedback signal which will later become clear. The first subtracting circuit 31 subtracts the feedback signal from the input data signal IN to produce a first subtraction result signal. The first subtraction result signal is supplied to the first multiplying circuit 32. The first multiplying circuit 32 is provided with a first coefficient (1/N). The first multiplying circuit 32 multiplies the first subtraction result signal by the first coefficient (1/N) to produce a first product signal indicative of a first product of the first subtraction result signal and the first coefficient (1/N). The first product signal is supplied to the second subtracting circuit 33. The second subtracting circuit 33 is supplied with a first integration result signal b from the first integrating circuit 40. The second subtracting circuit 33 subtracts the first integration result signal b from the first product signal to produce a second subtraction result signal. The second subtraction result signal is supplied to the primary latch circuit 34. The primary latch circuit 34 latches the second subtraction result signal at the sampling frequency f. sub. s to produce a primary latched signal. The primary latched signal is supplied to the second multiplying circuit 35. The second multiplying circuit 35 is provided with a second coefficient (1/N). The second multiplying circuit 35 multiplies the primary latched signal by the second coefficient (1/N) to produce a second product signal indicative of a second product of the first latched signal and the second coefficient (1/N). The second product signal is supplied to the first integrating circuit 40 as a calculated signal d of the calculator circuit 30. The first integration result signal b is also supplied to the third multiplying circuit 36. The third multiplying circuit 36 is provided with a third coefficient (1/2). The third multiplying circuit 36 multiplies the first integration result signal by the third coefficient (1/2) to produce a third product signal indicative of a third product of the first integration result signal and the third coefficient (1/N). The third product signal is supplied to the first primary adding circuit 37. The first primary adding circuit 37 is supplied with a second integration result signal c from the second integrating circuit 50. The first primary adding circuit 37 adds the third product signal to the second integration result signal c to produce a first primary addition result signal. The first integration result signal b is furthermore supplied to the fourth multiplying circuit 38. The fourth multiplying circuit 38 is provided with a fourth coefficient (N/2). The fourth multiplying circuit 38 multiplies the first integration result signal b by the fourth coefficient (N/2) to produce a fourth product signal indicative of a fourth product of the first integration result signal and the fourth coefficient (N/2). The fourth product signal is supplied to the second primary adding circuit 39. The second primary adding circuit 39 is supplied with the first primary addition result signal from the first primary adding circuit 37. The second primary adding circuit 39 adds the fourth product signal to the first primary addition result signal to produce a second primary addition result signal. The second primary addition result signal is fed back to the first subtracting circuit 31 as the feedback signal. In the first integrating circuit 40, the first subsidiary adding circuit 41 is supplied with the calculated signal d from the calculating circuit 30. The first subsidiary adding circuit 41 is supplied with a first subsidiary latched signal e from the first subsidiary latch circuit 42. The first subsidiary adding circuit 41 adds the calculated signal d to the first subsidiary latched signal to produce a first subsidiary addition result signal as the first integration result signal b. The first integration result signal b is supplied to the first subsidiary latch circuit 42. The first subsidiary latch circuit 42 latches the first integration result signal b at the oversampling frequency Nf. sub. s to produce the first subsidiary latched signal e. That is, the first subsidiary latched signal e is given by delaying the first integration result signal b by a delay T which is substantially equal to a reciprocal of the oversampling frequency Nf. sub. s. The first subsidiary latched signal e is supplied to the second integrating circuit 50. In the second integrating circuit 50, the second subsidiary adding circuit 51 is supplied with the first subsidiary latched signal e. The second subsidiary adding circuit 51 is supplied with a second subsidiary latched signal f from the second subsidiary latch circuit 52. The second subsidiary adding circuit 51 adds the first subsidiary latched signal e to the second subsidiary latched signal f to produce a second subsidiary addition result signal as the second integration result signal c. The second integration result signal c is supplied to the second subsidiary latch circuit 52. The second subsidiary latch circuit 57 latches the second integration result signal c at the oversampling frequency Nf. sub. s to produce the second subsidiary latched signal f. That is, the second subsidiary latched signal f is given by delaying the second integration result signal c by the delay T. The second subsidiary latched signal f is produced as the output data signal OUT. As well known in the art, a method of checking an impulse response of a digital filter is most effective in confirming a characteristic of the digital filter. Verification will be made as regards the digital filtering circuit illustrated in FIG. 4 is equal to the three-stage moving average filter on the basis of the impulse response in a case where the rate conversion ratio N is equal to four as similar to that of the prior art. At first, it is assumed that the digital filtering circuit illustrated in FIG. 4 has an initial condition which is initialized to zero and the digital filtering circuit is supplied with the input data signal a of zero. Under the circumstances, all of the first and the second integration result signals b and c, and the output data signal f have a value of zero. In this event, it is presumed that an impulse of a data rate of 1/f. sub. s is supplied as the input data signal IN or a to the digital filtering circuit illustrated in FIG. 4. Table 1 represents operation of this case as follows: TABLE 1 STEP (4f. sub. s) a(IN) b c d e f(OUT) 0 1 0 0 0 0 0 1 1 0 0 0 0 0 2 1 0 0 0 0 0 3 1 0 0 0 0 0 4 0 1/16 0 1/16 0 0 5 0 2/16.sup. 1/16 1/16 1/16 0 6 0 3/16.sup. 3/16 1/16 2/16 1/16 7 0 4/16.sup. 6/16 1/16 3/16 3/16 8 0 2/16 10/16 -2/16 4/16 6/16 9 0 0 12/16 -2/16 2/16 10/16.sup. 10 0 -2/16 12/16 -2/16 0 12/16.sup. 11 0 -4/16 10/16 -2/16 -2/16 12/16.sup. 12 0 -3/16.sup. 6/16 1/16 -4/16 10/16.sup. 13 0 -2/16.sup. 3/16 1/16 -3/16 6/16 14 0 -1/16.sup. 1/16 1/16 -2/16 3/16 15 0 0 0 1/16 -1/16 1/16 16 0 0 0 0 0 0 17 0 0 0 0 0 0 18 0 0 0 0 0 0 In Table 1, first through eighteenth steps are indicated along a first column on the left in Table 1 by numerals 0 through 18. The input data signal IN or a is indicated along a second column from the left. Third and fourth column from the left show the first and the second integration result signals b and c, respectively. A fifth column from the left shows the calculated signal d. A sixth column from the left shows the first subsidiary latched signal e. A seventh column from the left or a first column from the right shows the second subsidiary latched signal f or the output data signal OUT. When the input data signal a becomes a value of one at the zeroth step 0, the calculated signal d having a value of one-sixteenths is present at the fourth step 4 after delayed by the primary latch circuit 34 by four steps. The first integrating circuit 40 accumulates the calculated signal d every step or time duration (1/4f. sub. s) which is equal to a reciprocal of the oversampling frequency of 4f. sub. c. The first integrating circuit 40 produces the first integration result signal b and the first subsidiary latched signal e. Likewise, the second integrating circuit 50 accumulates the first subsidiary latched signal e every step (1/4f. sub. s). The primary latch circuit 34 renews its contents or the primary latched signal every four steps (1/f. sub. s). Simultaneously, the calculated signal d is renewed. That is, the calculating circuit 30 carries out a predetermined calculation which is represented by an equation as follows: EQU3 Table 2 represents an impulse response of a three-stage moving average filter comprising three four-tap moving average filters which are connected to one another in cascade fashion. TABLE 2 STEP NO. INPUT OUTPUT -.infin. 0 0. -1 0 0 0 1 1/64 1 0 3/64 2 0 6/64 3 0 10/64.sup. 4 0 12/64.sup. 5 0 12/64.sup. 6 0 10/64.sup. 7 0 6/64 8 0 3/64 9 0 1/64 10 0 0 11 0 0 12 0 0 In Table 2, a first column on the left indicates steps. An input data signal INPUT is indicated along a second column from the left. A third column from the left or a first column from the right shows an output data signal OUTPUT. As apparent from a comparison of Table 1 and Table 2, the digital filtering circuit illustrated in FIG. 4 has the impulse response which is similar to that of the three-stage moving average filter. The second subsidiary latched signal f or the output data signal OUT represented in Table 1 has values which are four times those of the output data signal OUTPUT represented in Table 2. This is because compensation for power is made as regards each value of the output data signal OUT which is correspondent with interpolation of four times. In addition, the digital filtering circuit illustrated in FIG. 4 carries out a self-reset operation on malfunction such that any initial data signal is set in any of the primary latch circuit 34 and the first and the second subsidiary latch circuits 42 and 52. Accordingly, it is unnecessary to carry out a reset operation. Table 3 shows an example of the self-reset operation in a case where the initial data signal having a value of one is set in each of the primary latch circuit 34 and the first and the second subsidiary latch circuits 42 and 52. TABLE 3 STEP (4f. sub. s) a(IN) b c d e f(OUT) 0 0 5/4.sup. 8/4 1/4 4/5.sup. 4/4 1 0 6/4 13/4 1/4 5/4.sup. 8/4 2 0 7/4 19/4 1/4 6/4 13/4 3 0 8/4 26/4 1/4 7/4 19/4 4 0 25/32 34/4 -39/32 8/4 26/4 5 0 -14/32 297/32 -39/32 25/32 34/4 6 0 -53/32 283/32 -39/32 -14/32 297/32 7 0 -92/32 230/32 -39/32 -53/32 283/32 8 0 -69/32 138/32 23/32 -92/32 230/32 9 0 -46/32.sup. 69/32 23/32 -69/32 138/32 10 0 -23/32.sup. 23/32 23/32 -46/32.sup. 69/32 11 0 0 0 23/32 -23/32.sup. 23/32 12 0 0 0 0 0 0 13 0 0 0 0 0 0 14 0 0 0 0 0 0 15 0 0 0 0 0 0 16 0 0 0 0 0 0 17 0 0 0 0 0 0 18 0 0 0 0 0 0 Furthermore, in the above embodiment, the first through the fourth multiplying circuits 32, 35, 36, and 38 are provided with the first through the fourth coefficients which are equal to (1/4), (1/4), (1/2), and 2, respectively, and all of which are powers of 2. Accordingly, multiplication for the first through the fourth multiplying circuits 32, 35, 36, and 38 can be carried out by bit shift operation and each of the first through the fourth multiplying circuits 32, 35, 36, and 38 is therefore implemented by a shift register. As a result, the digital filtering circuit is realized by a small-scale circuit which includes four adding circuits 37, 39, 41, and 51, two subtracting circuits 31 and 33, and three latch circuits 33, 42, and 52. In addition, the conventional digital filtering circuit illustrated in FIG. 3 comprises the FIR type filtering circuit 10a including the delay circuit 12 which consists of the number of the delay units 14-1 to 14-(N-1) when the rate conversion ratio N increases. In comparison with this, the digital filtering circuit illustrated in FIG. 4 has a fixed circuit scale although the rate conversion ratio N increases. Turning to FIG. 5, a digital filtering circuit according to a second embodiment of this invention is similar to that illustrated in FIG. 4 except that the first integration result signal b is supplied to the second integrating circuit 50 in place of the first subsidiary latched signal e. While this invention has thus far been described in conjunction with a few preferred embodiments thereof, it will now readily be possible for one skilled in the art to develop various other embodiments of this invention. File A Patent ApplicationUpdated 12th March 2013 What are RC Filtering and Exponential Averaging and how do they differ The answer to the second part of the question is that they are the same process If one comes from an electronics background then RC Filtering (or RC Smoothing) is the usual expression. Por otro lado, un enfoque basado en estadísticas de series de tiempo tiene el nombre de promedio exponencial, o utilizar el nombre completo de media móvil ponderada exponencial. Esto también es conocido como EWMA o EMA. Una ventaja clave del método es la simplicidad de la fórmula para calcular la siguiente salida. Se necesita una fracción de la salida anterior y una menos esta fracción veces la entrada actual. Algebraicamente en el tiempo k la salida suavizada yk viene dada por Como se muestra más adelante esta fórmula sencilla enfatiza los eventos recientes, suaviza las variaciones de alta frecuencia y revela las tendencias a largo plazo. Note there are two forms of the exponential averaging equation, the one above and a variant Both are correct. Vea las notas al final del artículo para más detalles. En esta discusión sólo usaremos la ecuación (1). La fórmula anterior se escribe algunas veces de manera más limitada. Cómo se deriva esta fórmula y cuál es su interpretación Un punto clave es cómo seleccionar. Para mirar en esta una manera simple es considerar un filtro de paso bajo RC. Ahora, un filtro de paso bajo RC es simplemente una resistencia en serie R y un condensador paralelo C como se ilustra a continuación. La ecuación de la serie de tiempo para este circuito es El producto RC tiene unidades de tiempo y se conoce como la constante de tiempo, T. Para el circuito. Supongamos que representamos la ecuación anterior en su forma digital para una serie de tiempo que tiene datos tomados cada h segundos. Esta es exactamente la misma forma que la ecuación anterior. Comparando las dos relaciones para un tenemos que se reduce a la relación muy simple. Por lo tanto, la elección de N se guía por la constante de tiempo que elegimos. Ahora la ecuación (1) puede ser reconocida como un filtro de paso bajo y la constante de tiempo tipifica el comportamiento del filtro. Para ver la significación de la Constante de Tiempo necesitamos observar la característica de frecuencia de este filtro RC de paso bajo. En su forma general esto es expresando en módulo y forma de fase tenemos donde está el ángulo de fase. La frecuencia se denomina frecuencia de corte nominal. Físicamente se puede demostrar que a esta frecuencia la potencia en la señal se ha reducido en una mitad y la amplitud es reducida por el factor. En dB esta frecuencia es donde la amplitud se ha reducido en 3dB. Claramente a medida que aumenta la constante de tiempo T, entonces la frecuencia de corte se reduce y aplicamos más suavizado a los datos, es decir eliminamos las frecuencias más altas. Es importante señalar que la respuesta de frecuencia se expresa en radianes / segundo. Eso es que hay un factor de involucrado. Por ejemplo, la elección de una constante de tiempo de 5 segundos da una frecuencia efectiva de corte de. Un uso popular del alisado RC es simular la acción de un medidor tal como se utiliza en un medidor de nivel de sonido. Estos son generalmente tipificados por su constante de tiempo como 1 segundo para tipos S y 0,125 segundos para tipos F. Para estos 2 casos, las frecuencias de corte efectivas son 0,16 Hz y 1,27 Hz, respectivamente. En realidad, no es la constante de tiempo que normalmente deseamos seleccionar, sino aquellos períodos que deseamos incluir. Supongamos que tenemos una señal en la que deseamos incluir características con un P segundo período. Ahora un periodo P es una frecuencia. Podríamos entonces elegir una constante de tiempo T dada por. Sin embargo sabemos que hemos perdido cerca de 30 de la salida (-3dB) en. Así, elegir una constante de tiempo que corresponde exactamente a las periodicidades que deseamos mantener no es el mejor esquema. Por lo general, es mejor elegir una frecuencia de corte ligeramente superior, por ejemplo. La constante de tiempo es entonces, que en términos prácticos es similar a. Esto reduce la pérdida a alrededor de 15 en esta periodicidad. Por lo tanto en términos prácticos para retener eventos con una periodicidad de o mayor entonces elija una constante de tiempo de. Esto incluirá los efectos de las periodicidades de hasta aproximadamente. Por ejemplo, si deseamos incluir los efectos de eventos que ocurren con un período de 8 segundos (0,125 Hz), elija una constante de tiempo de 0,8 segundos. Esto da una frecuencia de corte de aproximadamente 0,2 Hz, de modo que nuestro período de 8 segundos está bien en la banda de paso principal del filtro. Si estuviéramos muestreando los datos a 20 veces / segundo (h 0,05) entonces el valor de N es (0,8 / 0,05) 16 y. Esto da una idea de cómo establecer. Básicamente, para una tasa de muestreo conocida, se tipifica el período de promediado y se seleccionan las fluctuaciones de alta frecuencia que se ignorarán. Observando la expansión del algoritmo podemos ver que favorece los valores más recientes, y también por qué se denomina ponderación exponencial. Tenemos Sustituyendo por y k-1 da Repitiendo este proceso varias veces conduce a Porque está en el rango entonces claramente los términos a la derecha se hacen más pequeños y se comportan como una exponencial en descomposición. Es decir, la salida actual está sesgada hacia los eventos más recientes, pero cuanto más grande elegimos T, entonces el sesgo menor. En resumen, vemos que la fórmula sencilla enfatiza eventos recientes que suavizan los eventos de alta frecuencia (corto período) revela tendencias a largo plazo Precaución Hay dos formas de la ecuación de promedio exponencial que aparecen en la literatura. Ambos son correctos y equivalentes. La primera forma como se muestra arriba es (A1) La forma alternativa es 8230 (A2) Nota el uso de en la primera ecuación y en la segunda ecuación. En ambas ecuaciones son valores entre cero y unidad. En términos físicos, significa que la elección de la forma que se usa depende de cómo se quiera pensar en tomar como la ecuación de la fracción de retroalimentación (A1) o Como la fracción de la ecuación de entrada (A2). La primera forma es ligeramente menos complicada al mostrar la relación de filtro RC, y conduce a una comprensión más simple en términos de filtro. Jefe Analista de Procesamiento de Señales de Prosig El Dr. Colin Mercer es Jefe de Procesamiento de Señales de Prosig y tiene la responsabilidad de procesar señales y sus aplicaciones. Anteriormente estuvo en el Instituto de Investigación de Sonidos y Vibraciones (ISVR) de la Universidad de Southampton, donde fundó el Centro de Análisis de Datos. Él es un ingeniero con licencia y un compañero de la British Computer Society. Creo que desea cambiar el 8216p8217 al símbolo de pi. Marco, gracias por señalarlo. Creo que este es uno de nuestros artículos más antiguos que ha sido transferido de un antiguo documento de procesamiento de texto. Obviamente, el editor (yo) falló en detectar que el pi no había sido transcrita correctamente. Se corregirá en breve. It8217s un muy buen artículo explicación sobre el promedio exponencial Creo que hay un error en la fórmula de T. Debe ser T h (N-1), no T (N-1) / h. Mike, gracias por detectar eso. Acabo de regresar a la nota técnica original del Dr. Mercer8217s en nuestro archivo y parece que hubo un error al transferir las ecuaciones al blog. Corregiremos el mensaje. Gracias por dejarnos saber Gracias gracias gracias Gracias. Podría leer 100 textos DSP sin encontrar nada que diga que un filtro de promediación exponencial es el equivalente de un filtro R-C. Hmm, tiene la ecuación para un filtro EMA correcto no es Yk aXk (1-a) Yk-1 en lugar de Yk aYk-1 (1-a) Xk Alan, ambas formas de la ecuación aparecen en la literatura y Ambas formas son correctas como mostraré a continuación. El punto que usted hace es importante porque usar la forma alternativa significa que la relación física con un filtro RC es menos aparente, además la interpretación del significado de un mostrado en el artículo no es apropiada para la forma alternativa. Primero demostraremos que ambas formas son correctas. La forma de la ecuación que he usado es y la forma alternativa que aparece en muchos textos es la nota en el anterior he usado latex 1 / latex en la primera ecuación y latex 2 / latex en la segunda ecuación. La igualdad de ambas formas de la ecuación se muestra matemáticamente debajo de tomar pasos simples a la vez. Lo que no es lo mismo es el valor que se utiliza para látex / látex en cada ecuación. En ambas formas latex / látex es un valor entre cero y unidad. Primero reescriba la ecuación (1) reemplazando el látex 1 / látex por látex / látex. Esto da latexyk y (1 - beta) xk / latex 8230 (1A) Ahora defina latexbeta (1 - 2) / latex y así también tenemos latex 2 (1 - beta) / latex. Sustituyendo estos en la ecuación (1A) da latexyk (1 - 2) y 2xk / latex 8230 (1B) Y finalmente reordenando da Esta ecuación es idéntica a la forma alternativa dada en la ecuación (2). Ponga más simplemente látex 2 (1 - 1) / látex. En términos físicos, significa que la elección de la forma que uno utiliza depende de cómo se quiera pensar en tomar latexalpha / latex como ecuación de la fracción de retroalimentación (1) o como fracción de la ecuación de entrada (2). Como se mencionó anteriormente he utilizado la primera forma, ya que es un poco menos engorroso en mostrar la relación de filtro RC, y conduce a la comprensión más simple en términos de filtro. Sin embargo omitir lo anterior es, en mi opinión, una deficiencia en el artículo como otras personas podrían hacer una inferencia incorrecta por lo que una versión revisada aparecerá pronto. Siempre me he preguntado sobre esto, gracias por describirlo tan claramente. Creo que otra razón de la primera formulación es agradable es mapas alfa 8216smoothness8217: una mayor opción de alfa significa una salida 8216more smooth8217. Michael Gracias por la observación 8211 Añadiré al artículo algo en esas líneas ya que siempre es mejor en mi opinión relacionarse con aspectos físicos. Dr. Mercer, excelente artículo, gracias. Tengo una pregunta con respecto a la constante de tiempo cuando se utiliza con un detector rms como en un medidor de nivel de sonido que se refiere en el artículo. Si utilizo sus ecuaciones para modelar un filtro exponencial con Constante de Tiempo 125ms y usar una señal de paso de entrada, de hecho obtengo una salida que, después de 125ms, es 63.2 del valor final. Sin embargo, si cuadrado la señal de entrada y poner esto a través del filtro, entonces veo que necesito duplicar la constante de tiempo para que la señal alcance 63.2 de su valor final en 125ms. Puede usted decirme si esto es esperado. Muchas gracias. Ian Ian, Si cuadrados una señal como una onda sinusoidal, básicamente, están duplicando la frecuencia de su fundamental, así como la introducción de muchas otras frecuencias. Debido a que la frecuencia se ha duplicado en efecto, entonces se está reduciendo 8217 por una mayor cantidad por el filtro de paso bajo. En consecuencia, toma más tiempo alcanzar la misma amplitud. La operación de cuadratura es una operación no lineal, así que no creo que siempre doble precisamente en todos los casos, pero tenderá a duplicar si tenemos una frecuencia baja dominante. Obsérvese también que la diferencia de una señal cuadrada es el doble de la diferencia de la señal 8220un-squared8221. Sospecho que podría estar tratando de obtener una forma de suavizado cuadrado medio, que es perfectamente bien y válido. Podría ser mejor aplicar el filtro y luego cuadrar como usted sabe el corte eficaz. Pero si todo lo que tienes es la señal cuadrada, entonces usando un factor de 2 para modificar tu filtro, el valor alfa te recuperará aproximadamente a la frecuencia de corte original, o poniéndola un poco más simple define tu frecuencia de corte en el doble de la original. Gracias por su respuesta Dr. Mercer. Mi pregunta era realmente tratar de obtener lo que realmente se hace en un detector rms de un medidor de nivel de sonido. Si la constante de tiempo se fija para 8216fast8217 (125 ms), habría pensado que intuitivamente se esperaría una señal de entrada sinusoidal para producir una salida de 63,2 de su valor final después de 125ms, pero ya que la señal está siendo cuadrada antes de llegar a la 8216mean8217 Detección, que en realidad tendrá el doble de tiempo que usted ha explicado. El objetivo principal del artículo es mostrar la equivalencia del filtrado RC y el promedio exponencial. Si estamos discutiendo el tiempo de integración equivalente a un integrador rectangular verdadero entonces usted está correcto que hay un factor de dos involucrados. Básicamente si tenemos un verdadero integrador rectangular que integra para Ti segundos el tiempo equivalente de RC integator para lograr el mismo resultado es de 2RC segundos. Ti es diferente de la constante RC 8216 constant8217 T que es RC. Por lo tanto, si tenemos una constante de tiempo 8216Fast8217 de 125 ms, es decir, RC 125 ms que es equivalente a un verdadero tiempo de integración de 250 ms Gracias por el artículo, fue muy útil. Hay algunos trabajos recientes en neurociencia que usan una combinación de filtros EMA (EMA de ventana corta EMA 8211) como un filtro de paso de banda para el análisis de señales en tiempo real. Me gustaría aplicarlos, pero estoy luchando con los tamaños de ventana diferentes grupos de investigación han utilizado y su correspondencia con la frecuencia de corte. Let8217s decir que quiero mantener todas las frecuencias por debajo de 0.5Hz (aprox) y que adquiero 10 muestras / segundo. Esto significa que fp 0.5Hz P 2s T P / 100.2 h 1 / fs0.1 Por lo tanto, el tamaño de ventana que debería estar usando debería ser N3. Es este razonamiento correcto? Antes de responder a su pregunta debo comentar sobre el uso de dos filtros de paso alto para formar un filtro de paso de banda. Presumiblemente funcionan como dos corrientes separadas, por lo que un resultado es el contenido de decir latexf / latex a la mitad de la frecuencia de muestreo y el otro es el contenido de latexf / latex a la mitad de la frecuencia de muestreo. Si todo lo que se está haciendo es la diferencia en los niveles medios cuadrados como indicando la potencia en la banda de látex / látex a latex / látex, entonces puede ser razonable si las dos frecuencias de corte están lo suficientemente lejos, pero espero que las personas que utilizan Esta técnica está intentando simular un filtro de banda más estrecho. En mi opinión, sería poco fiable para un trabajo serio y sería motivo de preocupación. Sólo por referencia un filtro de paso de banda es una combinación de un filtro de paso alto de baja frecuencia para eliminar las frecuencias bajas y un filtro de paso bajo de alta frecuencia para eliminar las altas frecuencias. Hay, por supuesto, una forma de paso bajo de un filtro RC, y por lo tanto un EMA correspondiente. Quizás aunque mi juicio sea excesivo sin conocer todos los hechos. Así que por favor envíeme algunas referencias a los estudios que usted mencionó para que yo críe como sea apropiado. Tal vez están usando un paso bajo, así como un filtro de paso alto. Ahora, volviendo a su pregunta real acerca de cómo determinar N para una frecuencia de corte de destino determinada, creo que es mejor usar la ecuación básica T (N-1) h. La discusión sobre los periodos tenía como objetivo dar a la gente una idea de lo que estaba pasando. Así que por favor vea la derivación abajo. Tenemos las relaciones latexT (N-1) h / latex y latexT1 / 2 / latex donde latexfc / latex es la frecuencia de corte teórica yh es el tiempo entre muestras, claramente latexh 1 / / latex donde latexfs / latex es el Frecuencia de muestreo en muestras / seg. Se muestra a continuación la reorganización de T (N-1) h en una forma adecuada para incluir la frecuencia de corte, latexfc / látex y la velocidad de muestreo, látex / látex. Por lo tanto, el uso de latexfc 0.5Hz / latex y latexfs 10 / látex muestras / seg para que latex (fc / fs) 0.05 / latex da Así que el valor entero más cercano es 4. Reordenar lo anterior tenemos Así, con N4 tenemos latexfc 0.5307 Hz /látex. Usando N _ {3} se obtiene un latexfc / látex de 0,318 Hz. Nota con N1 tenemos una copia completa sin filtrado.